FPGA分担DSP功能降低建构成本

图一：Be Here专利的360°镜片把整个环境捕捉为完整但扭曲的图像。单个CCD不好的图像必须在压缩和传输之前重新进行大量的处理。

当使用这类先进的产品时，必然需要改进的视讯和声音解析度和取样率。最初对该产品的分析建议採用现成的处理器（作为图像变形软体的控制器），结合高性能的DSP元件就能够为应用的视讯压缩单元（在专用的图帧尺寸上使用H.264压缩标准，工作速率高达每秒20帧）提供必要的性能。然而当团队考虑开发成本时，很明显是使用更高性能的DSP将使系统超出预算，需要另闢蹊径。

Be Here开发团队开始关注最新的FPGA平臺，尤其是Altera产品。团队最终决定採用Altera的Stratix系列，因为其支援电路板上大量记忆体的能力和用Altera HardCopy™ ASIC转换能满足批量成本需求。同时系统也需要一个微处理器来控制图像变形和产生观看的硬体，以及图像感测器。Altera的嵌入式Nios处理器（它是无需权利金和具备高可配置性的）是完成这些功能最自然的选择。

为了提供一个支援快速原型开发的开发平臺，Be Here设计了专用的板子，其中包括了一块Stratix EP1S10元件和各种用于除错和开发的介面。这块板和Altera的Stratix开发板很相似，作为Nios开发套件的一部分，但是为Be Here的特殊需求进行了修改。电路板上的连接允许直接和多种不同的DSP评估板相连接，以及直接和必须的摄影机和显示元件相连接。

Be Here最新的产品包括具有独家的图像处理技术的H.264压缩，这是视讯会议整体方案的一部分。正如前面所述，这部分的设计用相对昂贵的DSP元件无法满足制造成本的目标。然而在Stratix FPGA之外使用成本更低和能力更低的DSP，就可以满足成本目标。然后设计问题就变成了一种划分的问题：决定哪种功能（代表演算法「热点」）是最适合于用FPGA实现，将那些功能转换为适合FPGA的更低层次的硬体描述，把较不关键的演算法留给成本更低的DSP去实现。

如早期的每个DSP应用中，最佳的方案是混合处理器设计，应用性能不太严苛的零件（包括作业系统、网路协定堆叠、使用者介面、视讯Codec和POT控制）都由主微处理器完成。大计算量的零件（包括图像纠正、图像观看产生和压缩／解压缩加速）必须採用高端DSP，或是採用FPGA中的专有硬体。这需要多种功能和硬体设计方法和工具的知识，但要依性能为成本提供最大的效益。

对于系统中的每种处理器类型（标准处理器、DSP和FPGA），要考虑不同的优点、劣势和所需的设计技能水准。例如，虽然DSP是软体可编程的，对工具的初始投入很低，但是它们需要一些具有DSP专业设计技术的专门人员，通常需要撰写组合语言程式的技能。另一方面，FPGA在设计时间和工具专业程度上需要相对大的投入，尤其当使用硬体设计语言作为主要的设计输入模式时，更是如此。

然而当和专业ASIC设计的专业人员和工具投入相比，FPGA显然是成本更低和风险更低的专用硬体开发方案。的确，对这种产品，选择FPGA的主要因素是设计处理相对比专用ASIC的方式来的简单和低风险。而且，通过移植到Altera HardCopy ASIC，Be Here也降低了制造成本，实现了类似ASIC的价格／性能比。

FPGA提供了和设计过程相关的其他优势。在整个开发过程中使用FPGA，团队也能够逐步地导入和验证以前在软体中进行原型设计的演算法。这是手工完成的（手工把C程式码转化为更低阶的HDL），但是採用C语言的设计工具（见下图）还是可以更好地加快了这个设计过程。

为了加快硬体开发和支援叠代方式进行设计，Be Here设计了专用的开发板，允许通过连续的原型处理图像资料，从现有的高解析度摄影机和安装在高端个人电脑中的图帧撷取卡开始（运行原型图像变形和显示软体），然后进行更全面的图像处理链，包括专门设计的整合了图像变形的摄影机（在FPGA上运行）。显示仍然在开发PC中完成──还是为原型设计服务的用途。

这种叠代方式的重要优点是能够一次一个单元地改变设计（例如把演算法移至FPGA中）。在这个专案中，开发者从用原型的专用摄影机替代现成的摄影机开始，用开发卡把资料发送给图帧撷取卡，好像它是现成的摄影机。这允许用新的镜片系统验证系统，而不会改变显示链中的其他任何部分。软体零件然后逐渐从软体原型实现移至FPGA中，每个部分在进入下一步之前都会经过验证。这种方式大大地缩短了除错时间，降低了引入难以跟踪的系统级错误的风险。

图二：应用监视有助于除错和分析多种平行过程。
　

对硬体进行编译
用标准桌面工具模拟完功能之后，我们准备用Altera Stratix原型板在混合FPGA／处理目标上实现该应用。Altera Nios开发套件包括编译、合成硬体和软体（包括自动产生表示硬体过程的HDL原始码和表示软体测试过程的C原始码）至FPGA目标所需的所有硬体和软体。当和Impulse Codeveloper相结合时，Altera提供的软体包括从我们的C原始档案中编译和执行测试应用所需的一切。

我们第一步是为图像处理器本身的硬体。因此，我们在CoDeveloper工具中选择Altera Nios平臺支援套件，处理相关的Impulse C原始档。这会得到大约1200行的产生RTL和相关硬体／软体介面原始档。

接下来，用Altera Quartus统计创建一个新的专案，产生一个包括必要週边的Nios处理器核心（使用Altera的SOPC Builder）。CoDeveloper的导出软体和导出硬体特性把从CoDeveloper产生的硬体和软体档输出到新创建的Quartus专案中。使用Altera模块方框图工具，我们通过Avalon晶片内匯流排把产生的硬体处理和Nios处理器相连接。

包括Nios处理器和产生硬体的完整的系统用Altera的Quartus工具进行合成。应用的软体部分（标准C语言版的图像滤波器和包括主函数的测试功能）也导入到Quartus项目中，使用包括在内的Nios编译器进行编译。

最后，用Altera工具产生bit档，通过提供的平行埠缆线下载到平臺上，然后供电运行。联合使用CoDeveloper和Altera提供工具的设计流程如下所示：

图三：CoDeveloper从C原始码产生可合成的硬体描述和硬体／软体介面。

在本例中，两个图像滤波过程显示了管线，结合由CoDeveloper C至硬体的编译器自动产生的（过程级）管线可获得每两个FPGA时钟週期的最佳的单图元图像处理速率，转换为全512×512图像大约需10ms的处理速度。

当然，任何在FPGA上实现的任何演算法的绝对性能要取决于I/O及演算法本身。我们的图像滤波器测试例子中图像资料从在Nios上运行的测试产生器，通过Avalon晶片内互连传送到产生的FPGA硬体，它的有效传输量比上述的最大图元率低很多。另一种演算法，图元资料直接从FPGA硬体介面进行转换，可以获得和最佳结果最接近的结果。因此，考虑硬化划分的频宽限制是很重要的，可能的话在硬体进行测试。如CoDeveloper的工具能够进行这样的评估，试验又快又容易。